nRF54L15 · WLCSP CSP47 · Modul AN54LV-15 · Datenblatt v1.0

nRF54 Konfigurator

Ein Tool von Dunkel Engineering — Elektronik-Entwicklung & Fertigung, Schweiz

MCU wählen, Gehäuse wählen, optional Modul — dann jeden Pin einmal richtig zuweisen. AN54LV-15-Pin → Signal, jede Fähigkeit gegen das Datenblatt geprüft. Grün = kann · Rot = kann nicht.

GPIO gesamt

Wake-fähig (P0+P1)

Analog (AINx)

P2 · kein IRQ/Wake

MCU Gehäuse Modul Erst MCU, dann Gehäuse wählen — trägt das Gehäuse ein Raytac-Modul, erscheint zusätzlich das Modul-Dropdown. Pin-Tabelle, Descriptor, Planner, Platzierung & Export folgen der Auswahl; Port-Regeln gelten chip-weit. Wechsel leert den Plan. Weitere MCUs/Gehäuse/Module sind als Registry-Einträge ergänzbar. EN

Besonderheiten auf einen Blick · nRF54L15 Einschränkung Fähigkeit Falle

P2: kein Interrupt, kein Wake, kein SENSE/DETECT (kein GPIOTE) — IRQ & Aufwecken nur über P0/P1.

P2: dafür Extra High Drive & bis 64 MHz — einziger Ort für 32-MHz-SPIM00 und UARTE00.

Analog nur auf P1 — AIN0–7 & EXTREF. P0 und P2 haben keinen ADC-Eingang.

I²C nur auf P0/P1 — kein I²C auf P2; nur SCL muss auf einen Clock-Pin, SDA ist frei.

32-MHz-HS-SPI (SPIM00) nur auf P2 — feste Pins, SCK + Daten im selben Cluster, E0/E1.

Deep-Sleep-Wake nur P0/P1 (DETECT), plus LPCOMP / NFC-Field / GRTC — Aufwachen = System-Reset.

NFC-Pins P1.02/03 booten als NFC (per UICR freigeben); im Sleep beide auf gleichen Pegel → sonst Leckstrom.

LFXO P1.00/01 auf dem AN54LV-15 ist der 32,768-kHz-Quarz bestückt → XL1/XL2 belegt.

RADIO-DFE & TAMPC belegen bestimmte P1-Pins (RADIO[0–6], ASI/ASO), wenn aktiv.

Floating Digital-Input zwischen V_IL…V_IH = Querstrom im Sleep — Buffer trennen oder Pull.

Pins nicht über Ports mischen — alle Leitungen einer Peripherie im selben Port.

Drive-Grenzen: Standard ~3 mA · High 3–5 mA · Extra 14/16 mA (P2) · Σ ≤ 15 mA · IO 1,7–3,6 V.

Alle IRQ / Wake-fähig Analog (AINx) Clock-Pin P2 High-Speed Nur GPIO-Signale

Sortieren AN54LV-15-Pin GPIO

Pin	Signal	WLCSP-Ball	Port	Clk	Wake / IRQ	Analog	Extra Drive (32 MHz)	Alternativfunktionen

GND · AN54LV-15-Pins: 1, 15, 31, 40, 42, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55

kann kann nicht Analog Clock-Pin P0 Low-Power P1 Peripheral P2 MCU / High-Speed

Interaktiver 2D-Pin-Descriptor

P0P1 P2GND PowerDebug Reset

Package-LageDie/Gehäuse — Pin wählen, Lage leuchtet auf

QuarzANTPowerGND

Pin antippen für Signal & Fähigkeiten. Oben schaltest du zwischen Schematisch und Layout (physische Pad-Lage) um. Über Hervorheben markierst du einen Port, eine Eigenschaft oder einen ganzen Bus — danach lassen sich einzelne Bus-Signale separat hervorheben. Die Markierung gilt in beiden Ansichten.

3D-Ansicht · Modul & Größenvergleich

Modul Größenvergleich

Auto-Rotation

Pin im Layout oder in der Tabelle überfahren = zugehöriges Pad leuchtet im 3D-Modell; im Größenvergleich leuchtet das gleiche Signal auf allen Modulen · Ziehen = drehen/kippen bis zur Unterseite (LGA-Pads aus den Altium-Footprints) · im Größenvergleich: Mausrad = zoomen auf den Cursor, Shift- oder Mitteltasten-Ziehen = verschieben · Doppelklick = Ansicht zurücksetzen. Maße aus den Hersteller-Datenblättern (STEP/Spec); Bare-Chip-Höhen typisch. Der Größenvergleich zeigt die Module der gewählten Chip-Familie maßstabsgetreu. Antennengewinn = Herstellerangabe vom Evalboard — die reale Reichweite bestimmen Groundplane, Gehäuse und Platzierung.

Pin-Planner · Belegung zusammenstellen

Hinzufügen — es werden nur gültige, freie Pins angeboten SPI HS 32 MHz · Gr. A SPI HS 32 MHz · Gr. B UART HS · Gr. A UART HS · Gr. B QSPI (FLPR) DK-Flash MX25R6435F Trace (ETM) I²C UART ≤ 8 MHz SPI ≤ 8 MHz ADC-Kanal Taster / IRQ GPIO-Ausgang PWM (P1) Open-Drain-Eingang PDM-Mikrofon NFC-Antenne ↶↷

Export Zephyr pinctrl kopieren KI-Prompt kopieren Pin-Tabelle kopieren KiCad-Netzliste Altium-Netzliste Drucken / PDF

Projekt 💾 Speichern (.json) 📂 Laden 🔗 Permalink Geplante Pins werden im 2D-Descriptor markiert und erscheinen automatisch als Blöcke in der Platzierung.

Platzierung · Ideale Pinbelegung

Komponente ★ Vorlage speichern

Busse

Signale IRQ OD EN/OUT PWM FLPR-PWM·P2 ADC Low-Power·P0 Smart

Priorität Standard

Aktionen + IC platzieren Kürzeste Belegung berechnen ICs leeren

Ein IC kann mehrere Anforderungen kombinieren (z. B. I²C + 2×IRQ + EN); mehrere ICs können sich denselben I²C-Bus teilen (Bus-Pins werden am Schwerpunkt aller Teilnehmer gewählt). ICs mit der Maus ziehen. „Kürzeste Belegung berechnen" schlägt für jeden IC die nächstliegenden gültigen freien Pins vor (Distanz ≈ mm, Luftlinie) — bei HS-SPI die nähere Pin-Gruppe A/B. Mit „Übernehmen" wandert der Vorschlag inkl. IC-Name in den Pin-Planner. Reihenfolge der ICs = Priorität. Das Modul selbst lässt sich ziehen — Leertaste beim Ziehen dreht es um 90° (ICs bleiben stehen); der SWD-Programmier-Port erscheint als eigener Block. Beim Anfassen oder Bearbeiten eines Blocks leuchten alle freien Pins, die dessen Anforderungen erfüllen könnten; Planner-Einträge ohne Pinwahl erscheinen mit „—" und bekommen per ↻ die nächstliegenden gültigen Pins.

Serielle Schnittstellen · SPI · UART · I²C

bis 5

SPI

SPIM/SPIS · 1× 32 MHz (HS), 4× ≤ 8 MHz

bis 4

I²C

TWIM/TWIS · nur SCL = Clock-Pin

bis 5

UART

UARTE · 1× HS (00)

QSPI

via FLPR emuliert · P2

I²S

I2S20 · Audio

PDM

PDM20/21 · Digital-Mikrofon

NFC

NFCT · P1.02/03

Geteilte SERIAL-Blöcke — max. 5 serielle Busse gleichzeitig

SERIAL0032 MHz

MCU-Domäne · High-Speed · P2

SPI (M/S)UART

SERIAL20

Peripheral-Domäne · P1 · ≤ 8 MHz

SPII²CUART

SERIAL21

Peripheral-Domäne · P1 · ≤ 8 MHz

SPII²CUART

SERIAL22

Peripheral-Domäne · P1 · ≤ 8 MHz

SPII²CUART

SERIAL30

Low-Power-Domäne · P0 · ≤ 8 MHz

SPII²CUART

Wichtig: SPI, I²C und UART teilen sich dieselben 5 SERIAL-Blöcke (00, 20, 21, 22, 30). Jeder Block ist immer nur eine Rolle gleichzeitig — die Summe aller seriellen Busse ist also ≤ 5. Beispiel: 2×SPI + 2×I²C + 1×UART geht, aber nicht 5×SPI und 4×I²C zugleich. QSPI, I²S, PDM und NFC sind eigene Peripherien und zählen separat.

Eine HS-SPI, vier Standard-SPI. Nur SPIM00 ist der High-Speed-SPI (bis 32 MHz) mit festen dedizierten Pins auf P2. Die vier Standard-SPI (SPIM/SPIS20–22, ≤ 8 MHz) sind frei auf P1 platzierbar.

High-Speed SPI · SPIM00 bis 32 MHz nur P2

Datenblatt Tab. 76/81 · dedizierte Pins · PSEL muss exakt diese Pins nutzen

SPIM00 hat einen SCK — wähle als Clock-Pin P2.01 (Pin 17) oder P2.06 (Pin 16). Jedes Datensignal hat zwar zwei mögliche Pins, muss aber nahe am gewählten SCK-Pin liegen (gleiche interne Laufzeit) — praktisch bleibst du damit in einem Cluster. Für 32 MHz alle Leitungen mit DRIVE0=E0 / DRIVE1=E1 (extra high drive) konfigurieren, gleich lange PCB-Traces, max. Last 25 pF inkl. Pin-Kapazität.

Signal	Clock-Pin?	Gruppe A · P2.00–05	Gruppe B · P2.06–10
SCK	◆ ja	Pin 17 · P2.01	Pin 16 · P2.06
SDO (MOSI)	–	Pin 24 · P2.02	Pin 8 · P2.08
SDI (MISO)	–	Pin 14 · P2.04	Pin 13 · P2.09
CSN	–	Pin 10 · P2.05	Pin 6 · P2.10
DCX (opt.)	–	Pin 12 · P2.00	Pin 18 · P2.07

Mischen? Keine Register-Sperre — aber ein Datenpin aus dem anderen Cluster läge zu weit vom SCK-Pin, die internen Laufzeiten passen dann nicht und der Bus fällt bei 32 MHz aus. Also: SCK wählen, Datenpins direkt daneben. SPIS (Slave) nutzt dieselben Pins (SCK/SDO/SDI/CSN, ohne DCX); auf P1 ist SPI generell auf ≤ 8 MHz begrenzt.

Standard-SPI · SPIM/SPIS20–22 ≤ 8 MHz · P1
Aspekt	Regel
Pins	jeder P1-GPIO frei wählbar (keine feste Pinout-Tabelle)
SCK ◆ clock	muss P1-Clock-Pin sein: 19·P1.08 25·P1.04 27·P1.03 37·P1.12 39·P1.11
SDO / SDI / CSN	beliebige P1-Pins nahe am SCK (gleich lange Leitungen)
Cross-domain	alternativ auf P2-Gruppe A (=·20)/B (=·21) — nur Constant-Latency-Modus

UART · UARTE00 HS · P2
Signal	Gruppe A · P2.00–05	Gruppe B · P2.06–10
TXD	Pin 24 · P2.02	Pin 8 · P2.08
RXD	Pin 12 · P2.00	Pin 18 · P2.07
CTS	Pin 14 · P2.04	Pin 13 · P2.09
RTS	Pin 10 · P2.05	Pin 6 · P2.10

Standard UARTE20/21 frei auf jedem P1-Pin platzierbar.

I²C — TWIM / TWIS nur SCL ist Clock-relevant

Datenblatt Tab. 77 · SCL = Clock-Pin erforderlich, SDA nicht

Ja — bei I²C muss nur SCL auf einem Clock-Pin liegen; SDA ist ein beliebiger GPIO im selben Port. I²C läuft nur auf P0 (TWIM/TWIS30) oder P1 (TWIM/TWIS20–22) — nicht auf P2 (kein TWIM00).

Rolle	Zulässige AN54LV-15-Pins
SCL ◆ clock · P0	Pin 2 · P0.04 Pin 3 · P0.03
SCL ◆ clock · P1	Pin 19 · P1.08 Pin 25 · P1.04 Pin 27 · P1.03 Pin 37 · P1.12 Pin 39 · P1.11
SDA · frei	jeder andere GPIO im selben Port (P0 mit SCL auf P0, P1 mit SCL auf P1)

Hinweis zu den P1-Clock-Pins: Pin 27 (P1.03) bootet als NFC2 und Pin 25/37/39 sind Analog-/TAMPC-Pins — vor der SCL-Nutzung im Haupttabelle-Filter auf Konflikte prüfen.

Sleep · Wakeup · Leckstrom

Wakeup aus Deep Sleep (System OFF)

Datenblatt §5.2 · SYSTEMOFF wakeup sources

Aus System OFF wecken nur diese Quellen — und ein Aufwachen löst immer einen System-Reset aus:

GPIO DETECT (Pegel-SENSE) — nur P0 / P1. P2 hat keinen DETECT.
LPCOMP ANADETECT — Analog-Komparator, an Analogpins (P1).
NFCT Wake-on-Field — über NFC1/NFC2 im NFC-Modus.
GRTC SYSCOUNTER-Compare — Timer-Wake, kein Pin nötig.
Debug-Session oder Pin-Reset (nRESET).
P2-Pins — in keinem Sleep-Modus (OFF oder ON) weckfähig.

Vor System OFF: EasyDMA beenden, HFXO stoppen (XOSTOP), RESETREAS löschen — sonst wacht der Chip sofort wieder auf.

NFC-Pins als GPIO im Sleep

Datenblatt §8.13.3 · INFC_LEAK / CPAD_NFC

AN54LV-15-Pin 27 = P1.03/NFC2 und Pin 29 = P1.02/NFC1. Sie booten als NFC-Antennenpins; GPIO ist erst nutzbar, wenn NFC in PADCONFIG/UICR abgeschaltet wird.

Leckstrom: werden die beiden NFC-Pins im GPIO-Modus auf unterschiedliche Logikpegel getrieben, fließt ein Leckstrom zwischen ihnen (INFC_LEAK). Vor jedem Power-Saving-Modus beide Pins auf denselben Pegel legen.

Zusätzlich: höhere Pad-Kapazität CPAD_NFC ≈ 5 pF (normal ≈ 1 pF). Bei aktiver NFC-Protection schließt eine Schutzschaltung die Pins kurz, sobald die Spannungsdifferenz ≈ 2 V übersteigt.

Drive Strength & Ströme

Datenblatt §11.5 · GPIO Electrical Specification

„Drive Strength" = Treiberstärke der Ausgänge. Die höchste Stufe heißt Extra High Drive und wird im Register PIN_CNF mit DRIVE0=E0 / DRIVE1=E1 gesetzt (daher „E0/E1") — nur auf P2.

Modus	I_OL / I_OH @ 0,4 V
Standard (S0/S1)	~3 mA (1–4)
High drive (H0/H1)	3–5 mA
Extra drive (E0/E1) — nur P2	14 / 16 mA
Summe aller GPIO	≤ 15 mA
Pull-up / Pull-down	~14 kΩ
V_IH / V_IL	0,7 / 0,3 × VDD

32-MHz-SPIM00 & TRACE brauchen zwingend E0/E1 → nur auf P2 verfügbar.

Floating-Inputs = Strom im Sleep

Datenblatt §8.8.1 · Digital input

Liegt ein als Digital-Input konfigurierter Pin dauerhaft zwischen V_IL und V_IH (schwebend / halbe Spannung), steigt der Querstrom deutlich an — der größte versteckte Sleep-Verbraucher.

Ungenutzte Pins: Input-Buffer trennen (INPUT=Disconnect) oder Pull-up/Pull-down setzen.
Externe Treiber: Pins nicht über längere Zeit im Zwischenpegel halten.
Vermeiden: offener Taster ohne Pull, hochohmige Sensorleitung im Sleep.

Port-Fähigkeiten · Datenblatt Tab. 40

Port · Domäne	Wake / IRQ (GPIOTE)	Sense / Detect	Analog (SAADC)	Extra-Drive E0/E1	Max. Toggle
P0 · Low-Power	Ja · GPIOTE30 (4 ch)	Ja	Nein	Nein	8 MHz
P1 · Peripheral	Ja · GPIOTE20 (8 ch)	Ja	Ja · nur hier	Nein	8 MHz
P2 · MCU / High-Speed	Nein · kein GPIOTE	Nein	Nein	Ja · nur hier	64 MHz

Low-Power-Regel: Peripherie kann nur Pins der eigenen Domäne nutzen — SERIAL30 (SPIM/TWIM/UARTE30), GPIOTE30 und GRTC liegen fix auf P0. Im Ultra-Low-Power-Betrieb bleibt die LP-Domäne aktiv, während Peripheral- (P1/P3) und MCU-Domäne (P2) schlafen: Was dann noch kommunizieren oder schalten soll, gehört auf P0 — dafür in der Platzierung «Low-Power·P0» am IC setzen. Reines Aufwecken (Sense/GPIOTE) können P0 wie P1/P3 gleichermaßen; nur P2 kann nicht wecken.